O Gen-Z é um dos vários padrões que emergiram da longa estagnação do padrão PCI Express após o lançamento do PCIe 3.0. O Consórcio Gen-Z foi anunciado publicamente no final de 2016 e vem desenvolvendo a tecnologia como um padrão aberto, com vários rascunhos lançados em 2017 para comentários públicos. Tecnologias como Gen-Z, CAPI, CCIX e NVLink buscam oferecer maior rendimento, menor latência e a opção de coerência de cache, a fim de permitir conexões de desempenho muito mais altas entre processadores, coprocessadores / aceleradores e armazenamento rápido.

A especificação principal aborda principalmente o objetivo de permitir que os controladores de memória em processadores sejam independentes de mídia: por exemplo, se a memória é algum tipo de DRAM (por exemplo, DDR4, GDDR6) ou uma memória persistente. O Gen-Z não elimina completamente a necessidade de controladores de memória embutidos tradicionais ou soluções de alto desempenho como a HBM2, mas a Gen-Z pode permitir mais escalabilidade e flexibilidade, permitindo que novos tipos de memória sejam suportados sem alterar o processador e fornecendo acesso a mais bancos de memória que podem ser conectados diretamente ao controlador de memória do próprio processador.

No nível mais elementar, as conexões Gen-Z se parecem muito com a maioria dos outros links de dados modernos de alta velocidade: links seriais rápidos, unindo várias pistas para aumentar o rendimento e executando um protocolo orientado a pacotes. O Gen-Z empresta os padrões PCI Express e IEEE 802.3 Ethernet para oferecer velocidades por faixas de até 50GB / KR, rastreando o aumento de velocidade de versões futuras dos padrões subjacentes. O PCIe PHY é incorporado mais ou menos no estado em que se encontra, enquanto os padrões Ethernet PHY foram modificados para permitir uma operação com menor consumo de energia quando usados ​​para links mais curtos dentro de um único sistema, como comunicação entre matrizes em um módulo multi-chip. O Gen-Z permite links assimétricos com mais links e largura de banda em uma direção do que na outra. O protocolo suporta várias topologias de conexão, como links ponto a ponto básicos, encadeamento e malhas comutadas, incluindo vários caminhos de conexão entre pontos de extremidade. Estima-se que os encadeamentos aumentem cerca de 5 ns de latência por salto, e espera-se que as latências dos switches estejam na ordem de 10 ns para um comutador de 8 portas pequeno até 50-60 ns para um comutador de 64 portas. Cada endpoint executa seu próprio mapeamento de memória e tradução, em vez de tentar formar um único espaço de endereço unificado em uma estrutura Gen-Z que pode ir além de um único rack em um data center .

O Gen-Z é um dos vários padrões que emergiram da longa estagnação do padrão PCI Express após o lançamento do PCIe 3.0. O Consórcio Gen-Z foi anunciado publicamente no final de 2016 e vem desenvolvendo a tecnologia como um padrão aberto, com vários rascunhos lançados em 2017 para comentários públicos. Tecnologias como Gen-Z, CAPI, CCIX e NVLink buscam oferecer maior rendimento, menor latência e a opção de coerência de cache, a fim de permitir conexões de desempenho muito mais altas entre processadores, coprocessadores / aceleradores e armazenamento rápido.

A especificação principal aborda principalmente o objetivo de permitir que os controladores de memória em processadores sejam independentes de mídia: por exemplo, se a memória é algum tipo de DRAM (por exemplo, DDR4, GDDR6) ou uma memória persistente. O Gen-Z não elimina completamente a necessidade de controladores de memória embutidos tradicionais ou soluções de alto desempenho como a HBM2, mas a Gen-Z pode permitir mais escalabilidade e flexibilidade, permitindo que novos tipos de memória sejam suportados sem alterar o processador e fornecendo acesso a mais bancos de memória que podem ser conectados diretamente ao controlador de memória do próprio processador.

No nível mais elementar, as conexões Gen-Z se parecem muito com a maioria dos outros links de dados modernos de alta velocidade: links seriais rápidos, unindo várias pistas para aumentar o rendimento e executando um protocolo orientado a pacotes. O Gen-Z empresta os padrões PCI Express e IEEE 802.3 Ethernet para oferecer velocidades por faixas de até 50GB / KR, rastreando o aumento de velocidade de versões futuras dos padrões subjacentes. O PCIe PHY é incorporado mais ou menos no estado em que se encontra, enquanto os padrões Ethernet PHY foram modificados para permitir uma operação com menor consumo de energia quando usados ​​para links mais curtos dentro de um único sistema, como comunicação entre matrizes em um módulo multi-chip. O Gen-Z permite links assimétricos com mais links e largura de banda em uma direção do que na outra. O protocolo suporta várias topologias de conexão, como links ponto a ponto básicos, encadeamento e malhas comutadas, incluindo vários caminhos de conexão entre pontos de extremidade. Estima-se que os encadeamentos aumentem cerca de 5 ns de latência por salto, e espera-se que as latências dos switches estejam na ordem de 10 ns para um comutador de 8 portas pequeno até 50-60 ns para um comutador de 64 portas. Cada endpoint executa seu próprio mapeamento de memória e tradução, em vez de tentar formar um único espaço de endereço unificado em uma estrutura Gen-Z que pode ir além de um único rack em um data center.